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Aufgabe

Das Ziel des Praktikums besteht in der Realisierung einer algorithmischen Aufgabenstel-
lung als integrierter Schaltkreis. Der gesamte Entwurfsablauf (Designflow) umfasst fol-
gende Arbeitsschritte:
  • Erstellung einer schematischen Darstellung des Algorithmus (Datenflußgraph)
  • Umstellung des Datenflußgraph unter Implementierungsgesichtspunkten (Scheduling, Resourcenzuweisung)
  • Erstellung des Datenpfades (Anordnung und Verbindung von Verarbeitungs- und Speicherblöcken)
  • Erstellung einer Folge von Ausführungsanweisungen für den Datenpfad (Register-Transfer-, RT-Folgen)
  • Erstellung einer Verhaltensbeschreibung des Zustandsautomaten (FSM) und der Steuerlogik des Datenpfades, Simulation
  • Entwurf einer digitalen Schaltung zur Realisierung des Zustandsautomaten (FSM), Verifikation durch Simulation.

Beleg

Der anzufertigende schriftliche Beleg (Abgabe von einem ausgedruckten Exemplar) muss
folgende Bestandteile enthalten:
  • Beschreibung eines eigenen zu realisierenden [[Algorithmus
  • Datenflußgraph (DFG) für den ausgewählten Algorithmus
  • ggf. Vergleich verschiedener Varianten von DFGs (ASAP, ALAP, Pipelining) und Auswahl einer Realisierungsmöglichkeit
  • Dokumentation der Architektur des Datenpfades unter Verwendung der vorgefertigten Datenpfad-Baublöcke (siehe Abschnitt 4.3)
  • Register-Transfer-Folgen (RT-Folgen)
  • Ableitung des Zustandsgraphen aus den RT-Folgen (empfohlener Umfang sind
    16-64 Zustände, Zustände mit Flag-Auswertung/Verzweigung zählen doppelt, es
    sollte mindestens eine Verzweigung enthalten sein)
  • Zustandskodierung für den Zustandsautomaten (FSM)
  • Verhaltensbeschreibung der FSM und der Steuerlogik für den Datenpfad in Verilog
  • Realisierung des Datenpfades mittels vorgefertigter Datenpfad-Baublöcke (siehe
    Abschnitt 4.3)
  • Simulation und Test der FSM und der Steuerlogik des Datenpfades zusammen
    mit dem Datenpfad (alle Komponenten als Verilog-Verhaltensbeschreibung)
  • Erstellung der Logikgleichungen der Übergangslogik der FSM
  • Erstellung des Schaltplanes der Gatterrealisierung der FSM (siehe vorletzter Anstrich)
  • Umsetzung der FSM auf Gatterebene unter Verwendung von Elementen der
    Standardzell-Bibliothek CORELIB
  • Simulation der FSM auf Gatterebene. Um alle Zustandsübergänge, also auch die
    Übergänge von im Betrieb ungültigen in gültige Zustände zu testen, müssen die
    Flip-Flops u.U. mit einem ungültigen Zustand initialisiert werden. Dies durch Ver-
    wendung eines Scan-Flip-Flops, anstatt eines einfachen Flip-Flops, erreicht wer-
    den.
  • Simulation und Verifikation der Gesamtschaltung (Verhaltensmodell von Daten-
    pfad und dessen Steuerlogik, Gatterschaltung für FSM)
  • Optional kann für die Gesamtschaltung einer RTL- und Layoutsynthese (siehe
    Abschnitte 7, 8) durchgeführt werden. In diesem Fall kann auf die Erstellung der
    Gatterschaltungen der FSM/Steuerlogik verzichtet werden, da diese synthetisiert
    werden.
  • Zusammenfassung und Wertung der Arbeit

Die Arbeit sollte knapp und anschaulich gehalten werden.

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